本发明公开了一种开关负载谐波抑制混频器,包括两个由跨导管与双平衡混频开关构成的谐波抑制混频器主体电路构成IQ路混频器、和一个用以产生开关负载控制信号和本振信号的时钟产生电路,所述谐波抑制混频器主体电路包括混频核心电路、开关负载级、输出缓冲级三部分。本发明提供的开关负载谐波抑制混频器,通过矢量相乘法而不是传统三相谐波抑制混频器的矢量相加法来实现谐波抑制混频功能,整个电路中只有一组混频核心电路,相对于传统的三相谐波抑制混频器的三组混频核心电路结构,具有功耗低、思路新颖、电路结构简单等特点。
1.一种开关负载谐波抑制混频器,该混频器包括两个由跨导管与双平衡混频开关构成的谐波抑制混频器主体电路、和一个时变负载控制时钟产生电路,所述谐波抑制混频器主体电路包括混频核心电路、开关负载级、输出缓冲级三部分:所述混频核心电路包括第一NMOS管(M1)、第二NMOS管(M2)、第三NMOS管(M3)、第四NMOS管(M4)、第五NMOS管(M5)和第六NMOS管(M6);所述开关负载级包括第一负载电阻(R1)、第二负载电阻(R2)、第三电阻(R3)、第四电阻(R4)和相对应的负载切换开关第七PMOS管(M7);其中,第一负载电阻(R1)和第二负载电阻(R2)的阻值相等,第三电阻(R3)和第四电阻(R4)的阻值相等,且第一负载电阻(R1)的阻值是第三电阻(R3)的阻值的ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="67"/>倍;所述输出缓冲级包括第八NMOS管(M8)、第九NMOS管(M9)、第十NMOS管(M10),第十一NMOS管(M11)和电容(C0);第一NMOS管(M1)的栅极接射频输入信号的正极(RF+),源极接地(GND),漏极接第三NMOS管(M3)和第四NMOS管(M4)的源极;第二NMOS管(M2)的栅极接射频输入信号的负级(RF-),源极接地(GND),漏极接第五NMOS管(M5)和第六NMOS管(M6)的源极;第一负载电阻(R1)一端接电源(VDD),另一端接第三电阻(R3)的一端和第七PMOS管(M7)的源极,第三电阻(R3)的另一端接第三NMOS管(M3)的漏极;第二负载电阻(R2)一端接电源(VDD),另一端接第四电阻(R4)的一端和第七PMOS管(M7)的漏极,第四电阻(R4)的另一端接第六NMOS管(M6)的漏极;第八NMOS管(M8)的漏极接电源(VDD),栅极接第四NMOS管(M4)的漏极,源极接第十NMOS管(M10)的漏极;第九NMOS管(M9)的漏极接电源(VDD),栅极接第五NMOS管(M5)的漏极,源极接第十一NMOS管(M11)的漏极;第十NMOS管(M10)的栅极接偏置电压,源极接地(GND);第十一NMOS管(M11)的栅极接偏置电压,源极接地(GND);电容(C0)的两端分别连接第十NMOS管(M10)的漏极和第十一NMOS管(M11)的漏极;其特征在于:两个谐波抑制混频器主体电路分别记为I路谐波抑制混频器主体电路和Q路谐波抑制混频器主体电路;所述时变负载控制时钟产生电路包括两个D触发器级联,其中一个D触发器级联包括第一D触发器(I1)、第二D触发器(I2)和第一缓冲器(Buff1),构成产生开关负载控制信号的第一二分频电路,另一个D触发器级联包括第三D触发器(I3)、第四D触发器(I4)和第二缓冲器(Buff2)、第三缓冲器(Buff3),构成产生本振信号的第二二分频电路;第一D触发器(I1)的时钟信号端CLK接频率综合器输出信号正极(VCO+),第二D触发器(I2)的时钟信号端CLK接频率综合器输出信号负极(VCO-);第一D触发器(I1)的输出端Q接第二D触发器(I2)的输入端D,第一D触发器(I1)的输出端ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="52"/>接第二D触发器(I2)的输入端ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="45"/>;第二D触发器(I2)的输出端Q接第一D触发器(I1)的输入端ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="56"/>,第二D触发器(I2)的输出端ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="51"/>接第一D触发器(I1)的输入端D;第二D触发器(I2)的差分输出端接第一缓冲器(Buff1)的输入端,第一缓冲器(Buff1)的输出端为两路开关负载控制信号,分别记为对应I路谐波抑制混频器主体电路的时变负载控制信号T1I、和对应Q路谐波抑制混频器主体电路的时变负载控制信号T1Q;第三D触发器(I3)的时钟信号端CLK接第一D触发器(I1)的输出端ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="51"/>,第四D触发器(I4)的时钟信号端CLK接第一D触发器(I1)的输出端Q;第三D触发器(I3)的输出端Q接第四D触发器(I4)的输入端D,第三D触发器(I3)的输出端ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="52"/>接第四D触发器(I4)的输入端ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="55"/>;第四D触发器(I4)的输出端Q接第三D触发器(I3)的输入端ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="56"/>,第四D触发器(I4)的输出端ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="52"/>接第三D触发器(I3)的输入端D;第三D触发器(I3)的差分输出端接第二缓冲器(Buff2)的输入端,第二缓冲器(Buff2)的输出端为对应Q路谐波抑制混频器主体电路的本振信号正极LOQ+、和本振信号负极LOQ-;第四D触发器(I4)的差分输出端接第三缓冲器(Buff3)的输入端,第三缓冲器(Buff3)的输出端为对应I路谐波抑制混频器主体电路的本振信号正极LOI+、和本振信号负极LOI-;在I路谐波抑制混频器主体电路中,第七PMOS管(M7)的栅极接开关负载控制信号T1I,第三NMOS管(M3)和第六NMOS管(M6)的栅极接本振信号正极LOI+,第四NMOS管(M4)和第五NMOS管(M5)的栅极接本振信号负极LOI-;在Q路谐波抑制混频器主体电路中,第七PMOS管(M7)的栅极接开关负载控制信号T1Q,第三NMOS管(M3)和第六NMOS管(M6)的栅极接本振信号正极LOQ+,第四NMOS管(M4)和第五NMOS管(M5)的栅极接本振信号负极LOQ-。技术领域
本发明涉及一种混频器,尤其涉及一种基于矢量乘法实现谐波抑制混频的时域函数的开关负载谐波抑制混频器。
背景技术
基于线性时变系统原理的吉尔伯特混频器作为目前主流的混频器结构,在射频接收系统中得到了极为广泛的应用。其原理是将输入信号与一个幅度对称的周期性方波相乘。由于该周期性方波函数的傅里叶展开式含有本振频率的三次、五次等奇次谐波分量,所以此种基于吉尔伯特单元的混频器除了将输入信号进行跨度为本振频率的频谱搬移以外,还会将输入信号进行三倍本振频率和五倍本振频率的频谱搬移。比如输入信号中心频率为200MHz,本振频率为202MHz,下变频后的信号频率变为2MHz。但是,由于普通吉尔伯特混频器的固有谐波混频特性,位于602MHz和1002MHz处的干扰信号会分别被本振信号的三次、五次谐波混频至2MHz的输出信号频率处造成混叠。为了避免此现象,通常的做法是在输入端级联带通滤波器,将信道以外的频率信号滤除。但是对于宽带信号如数字电视(170MHz---860MHz)等,往往一个频道的三阶和五阶谐波都处于接收频段内,人们通常采用多个不同频段射频前端电路,配合中心频率可调的带通跟踪滤波器作为解决方案,这种做法虽然可以消除谐波混频的影响但是无疑增加了系统成本。为了达到共用接收频带从而降低成本的目的,需要从根本上消除混频器的谐波混频特性。基于三组混频器的三相谐波抑制混频器便是一种成功的尝试。该混频器采用如下的思路:采用三组混频核心电路,由三组不同相位相同频率的本振信号驱动。相位分别为-45度、0度、45度,通过调节三组混频核心电路的跨导,使得三组混频电路的增益分别为ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="250"/>从图1、图2中可以看出,对于本振信号频率,三组混频输出信号叠加的结果与只有一组0度相位的本振信号驱动情况相似,而且增益增加一倍。对于本振的三倍和五倍频率,其叠加效果正好相互抵消,数学推导如下式所示。 sgn ′ ( v LO ) = 4 π [ sin ( ω LO t ) + 2 2 sin ( ω LO t + π 4 ) + 2 2 sin ( ω LO t - π 4 ) - 1 3 sin ( 3 ω LO t ) - ]]> 1 3 2 2 sin ( 3 ω LO t + 3 π 4 ) - 1 3 2 2 sin ( 3 ω LO t + 3 π 4 ) + 1 5 sin ( 5 ω LO t ) + 1 5 2 2 sin ( 5 ω LO t + 5 π 4 ) ]]> + 1 5 2 2 sin ( 5 ω LO t - 5 π 4 ) - Λ ] = 8 π sin ( ω LO t ) ]]>从上式可以看出,通过使用矢量叠加法达到了谐波抑制的效果。但是这样的结构有其固有缺陷。首先,三组混频核心电路增加了结构上的复杂性并增加了功耗,而且三组混频核心电路的尺寸必须严格匹配,否则会因失配导致谐波抑制比的下降;但是这样的严格匹配是很难实现的,最终会导致谐波抑制比的下降。
发明内容
发明目的:为了克服现有技术中存在的不足,本发明提供一种结构简单、思路新颖、具有低功耗特点的基于开关负载的新型谐波抑制混频器,其仅有一个混频核心电路,通过合理设计负载比例和控制时序,可实现与三相谐波抑制混频器相同的系统时域函数。技术方案:为实现上述目的,本发明采用的技术方案为:一种开关负载谐波抑制混频器,采用一组双平衡混频开关与开关负载级联,在本振及负载控制时序的作用下实现谐波抑制混频功能,主要包括两个由跨导管与双平衡混频开关构成的谐波抑制混频器主体电路、和一个时变负载控制时钟产生电路,所述谐波抑制混频器主体电路包括混频核心电路、开关负载级、输出缓冲级三部分。所述混频核心电路包括第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管和第六NMOS管;所述开关负载级包括第一电阻、第二电阻、第三电阻、第四电阻和相对应的负载切换开关第七PMOS管;其中,第一电阻和第二电阻的阻值相等,第三电阻和第四电阻的阻值相等,且第一电阻的阻值是第三电阻的阻值的ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="60"/>倍;所述输出缓冲级包括第八NMOS管、第九NMOS管、第十NMOS管,第十一NMOS管和电容。第一NMOS管的栅极接射频输入信号的正极,源极接地,漏极接第三NMOS管和第四NMOS管的源极;第二NMOS管的栅极接射频输入信号的负级,源极接地,漏极接第五NMOS管和第六NMOS管的源极;第一负载电阻一端接电源,另一端接第三电阻的一端和第七PMOS管的源极,第三电阻的另一端接第三NMOS管的漏极;第二负载电阻一端接电源,另一端接第四电阻的一端和第七PMOS管的漏极,第四电阻的另一端接第六NMOS管的漏极;第八NMOS管的漏极接电源,栅极接第四NMOS管的漏极,源极接第十NMOS管的漏极;第九NMOS管的漏极接电源,栅极接第五NMOS管的漏极,源极接第十一NMOS管的漏极;第十NMOS管的栅极接偏置电压,源极接地;第十一NMOS管的栅极接偏置电压,源极接地;电容的两端分别连接第十NMOS管的漏极和第十一NMOS管的漏极。所述两个谐波抑制混频器主体电路分别记为I路谐波抑制混频器主体电路和Q路谐波抑制混频器主体电路。所述时变负载控制时钟产生电路包括两个D触发器级联,其中一个D触发器级联包括第一D触发器、第二D触发器和第一缓冲器,构成产生开关负载控制信号的第一二分频电路,另一个D触发器级联包括第三D触发器、第四D触发器和第二缓冲器、第三缓冲器,构成产生本振信号的第二二分频电路。第一D触发器的时钟信号端CLK接频率综合器输出信号正极,第二D触发器(I2)的时钟信号端CLK接频率综合器输出信号负极;第一D触发器的输出端Q接第二D触发器的输入端D,第一D触发器的输出端ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="35"/>接第二D触发器的输入端ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="60"/>第二D触发器的输出端Q接第一D触发器的输入端ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="61"/>第二D触发器的输出端ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="35"/>接第一D触发器的输入端D;第二D触发器的差分输出端接第一缓冲器的输入端,第一缓冲器的输出端为两路开关负载控制信号,分别记为对应I路谐波抑制混频器主体电路的时变负载控制信号T1I、和对应Q路谐波抑制混频器主体电路的时变负载控制信号T1Q;第三D触发器的时钟信号端CLK接第一D触发器的输出端ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="56"/>第四D触发器的时钟信号端CLK接第一D触发器的输出端Q;第三D触发器的输出端Q接第四D触发器的输入端D,第三D触发器的输出端ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="35"/>接第四D触发器的输入端ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="60"/>第四D触发器的输出端Q接第三D触发器的输入端ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="59"/>第四D触发器的输出端ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="35"/>接第三D触发器的输入端D;第三D触发器的差分输出端接第二缓冲器的输入端,第二缓冲器的输出端为对应Q路谐波抑制混频器主体电路的本振信号正极LOQ+、和本振信号负极LOQ-;第四D触发器的差分输出端接第三缓冲器的输入端,第三缓冲器的输出端为对应I路谐波抑制混频器主体电路的本振信号正极LOI+、和本振信号负极LOI-。在I路谐波抑制混频器主体电路中,第七PMOS管的栅极接开关负载控制信号T1I,第三NMOS管和第六NMOS管的栅极接本振信号正极LOI+,第四NMOS管和第五NMOS管的栅极接本振信号负极LOI-;在Q路谐波抑制混频器主体电路中,第七PMOS管的栅极接开关负载控制信号T1Q,第三NMOS管和第六NMOS管的栅极接本振信号正极LOQ+,第四NMOS管和第五NMOS管的栅极接本振信号负极LOQ-。其中,“NMOS管”表示N型金属氧化物半导体场效应管,“PMOS管”表示P型金属氧化物半导体场效应管。本发明的开关负载谐波抑制混频器与传统的三相谐波抑制混频器具有相同的时域系统函数,不同之处在于,本发明使用两个周期信号的矢量乘法实现该系统函数,而传统的三相谐波抑制混频器使用三组周期信号的矢量加法来实现。本发明的混频器中只含有一组混频核心电路,相比于三相谐波抑制混频器的三组混频核心电路而言,具有功耗低,电路简单的特点。有益效果:本发明提供的开关负载谐波抑制混频器,思路新颖、结构简单,主体电路由传统的三组混频核心电路减少到一组,功耗显著降低,同时失配的风险也得到了改善;如若断开第七PMOS管,该谐波抑制混频器可转化为普通的吉尔伯特混频器,使用灵活。
附图说明
图1为传统三相谐波抑制混频器电路原理示意图;图2为传统三相谐波抑制混频器谐波抑制原理示意图;图3为传统三相谐波抑制混频器三相本振信号瞬态波形;图4为传统三相谐波抑制混频器三相本振信号的等效系统时域函数;图5为本发明开关负载谐波抑制混频器等效系统时域函数;图6为本发明的谐波抑制混频器主体电路原理示意图;图7为本发明的混频器本振及开关负载控制信号时序图;图8为本发明的时变负载控制时钟产生电路原理示意图;图9为本发明的本振及开关负载控制信号时序图;图10为本发明的谐波抑制混频器对输入三次谐波的抑制效果测试图。
具体实施方式
下面结合附图对本发明作更进一步的说明。如图1、图2所示为传统三相谐波抑制混频器电路原理示意图,三个混频核心电路分别由-45度、0度、45度的本振信号驱动。其本振信号为-1到1的对称周期方波信号;三组混频电路的输出效果对于本振频率处是正向叠加的效果,而在本振三次及五次谐波处则是相互抵消的效果;根据傅里叶变换的可加性,傅里叶变换的和等于和的傅里叶变换。上述三组不同相位的周期性时域系统函数和矢量叠加后的等效系统时域函数如图3、图4所示。从图4所示的等效系统时域函数波形可以看出,此函数可以由一个频率为本振频率的幅度对称周期性方波和一个两倍本振频率,相位延迟45度,幅度从0.414到1的幅度对称周期性方波信号相乘得到;其原理如图5所示。本振频率的周期性方波可以通过一组双平衡开关加方波本振的方式实现,与前述的方波信号的矢量乘法可以通过周期性改变负载阻抗大小实现;即负载阻抗值根据外部方波信号从0.414倍阻抗到1倍阻抗来回切换。根据图5所示原理,本发明采用传统的吉尔伯特混频器与开关负载的矢量乘法来实现图4中的等效系统时域函数。图6、图7、图8给出了谐波抑制混频器主体电路和时变负载控制时钟产生电路的原理图,谐波抑制混频器主体电路为传统的吉尔伯特混频器在负载电阻中间并联一个作为开关的第七PMOS管M7,通过该开关的导通和截止,可以实现转换增益从0.414倍到1倍的转换。具体地,该开关负载谐波抑制混频器,包括两个由跨导管与双平衡混频开关构成的谐波抑制混频器主体电路、和一个时变负载控制时钟产生电路,所述谐波抑制混频器主体电路包括混频核心电路、开关负载级、输出缓冲级三部分。所述混频核心电路包括第一NMOS管M1、第二NMOS管M2、第三NMOS管M3、第四NMOS管M4、第五NMOS管M5和第六NMOS管M6;所述开关负载级包括第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4和相对应的负载切换开关第七PMOS管M7;其中,第一电阻R1和第二电阻R2的阻值相等,第三电阻R3和第四电阻R4的阻值相等,且第一电阻R1的阻值是第三电阻R3的阻值的ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="60"/>倍;所述输出缓冲级包括第八NMOS管M8、第九NMOS管M9、第十NMOS管M10,第十一NMOS管M11和电容C0;其电路连接方式如下:第一NMOS管M1的栅极接射频输入信号的正极RF+,源极接地GND,漏极接第三NMOS管M3和第四NMOS管M4的源极;第二NMOS管M2的栅极接射频输入信号的负级RF-,源极接地GND,漏极接第五NMOS管M5和第六NMOS管M6的源极;第一负载电阻R1一端接电源VDD,另一端接第三电阻R3的一端和第七PMOS管M7的源极,第三电阻R3的另一端接第三NMOS管M3的漏极;第二负载电阻R2一端接电源VDD,另一端接第四电阻R4的一端和第七PMOS管M7的漏极,第四电阻R4的另一端接第六NMOS管M6的漏极;第八NMOS管M8的漏极接电源VDD,栅极接第四NMOS管M4的漏极,源极接第十NMOS管M10的漏极;第九NMOS管M9的漏极接电源VDD,栅极接第五NMOS管M5的漏极,源极接第十一NMOS管M11的漏极;第十NMOS管M10的栅极接偏置电压,源极接地GND;第十一NMOS管M11的栅极接偏置电压,源极接地GND;电容C0的两端分别连接第十NMOS管M10的漏极和第十一NMOS管M11的漏极;所述两个谐波抑制混频器主体电路分别记为I路谐波抑制混频器主体电路和Q路谐波抑制混频器主体电路。所述时变负载控制时钟产生电路以本振四倍频率信号作为输入信号,包括两个D触发器级联,其中一个D触发器级联包括第一D触发器I1、第二D触发器I2和第一缓冲器Buff1,构成产生开关负载控制信号的第一二分频电路,另一个D触发器级联包括第三D触发器I3、第四D触发器I4和第二缓冲器Buff2、第三缓冲器Buff3,构成产生本振信号的第二二分频电路;其电路连接方式如下:第一D触发器I1的时钟信号端CLK接频率综合器输出信号正极VCO+,第二D触发器I2的时钟信号端CLK接频率综合器输出信号负极VCO-;第一D触发器I1的输出端Q接第二D触发器I2的输入端D,第一D触发器I1的输出端ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="35"/>接第二D触发器I2的输入端ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="60"/>第二D触发器I2的输出端Q接第一D触发器I1的输入端ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="61"/>第二D触发器I2的输出端ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="35"/>接第一D触发器I1的输入端D;第二D触发器I2的差分输出端接第一缓冲器Buff1的输入端,第一缓冲器Buff1的输出端为两路开关负载控制信号,分别记为对应I路谐波抑制混频器主体电路的时变负载控制信号T1I、和对应Q路谐波抑制混频器主体电路的时变负载控制信号T1Q;第三D触发器I3的时钟信号端CLK接第一D触发器I1的输出端ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="56"/>第四D触发器I4的时钟信号端CLK接第一D触发器I1的输出端Q;第三D触发器I3的输出端Q接第四D触发器I4的输入端D,第三D触发器I3的输出端ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="35"/>接第四D触发器I4的输入端ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="60"/>第四D触发器I4的输出端Q接第三D触发器I3的输入端ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="61"/>第四D触发器I4的输出端ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="35"/>接第三D触发器I3的输入端D;第三D触发器I3的差分输出端接第二缓冲器Buff2的输入端,第二缓冲器Buff2的输出端为对应Q路谐波抑制混频器主体电路的本振信号正极LOQ+、和本振信号负极LOQ-;第四D触发器I4的差分输出端接第三缓冲器Buff3的输入端,第三缓冲器Buff3的输出端为对应I路谐波抑制混频器主体电路的本振信号正极LOI+、和本振信号负极LOI-;在I路谐波抑制混频器主体电路中,第七PMOS管M7的栅极接开关负载控制信号T1I,第三NMOS管M3和第六NMOS管M6的栅极接本振信号正极LOI+,第四NMOS管M4和第五NMOS管M5的栅极接本振信号负极LOI-;在Q路谐波抑制混频器主体电路中,第七PMOS管M7的栅极接开关负载控制信号T1Q,第三NMOS管M3和第六NMOS管M6的栅极接本振信号正极LOQ+,第四NMOS管M4和第五NMOS管M5的栅极接本振信号负极LOQ-。所述时变负载控制时钟产生电路的作用是产生开关负载控制信号和本振信号,其以四倍本振频率信号作为输入信号;其关键结点的时序图如图9所示,从上到下依次为频率综合器输出正极VCO+、正交二分频输出W1、输出的I路负载控制信号T1I、输出的I路本振信号LOI+及LOI-的时序图;与图5的原理相对应。图10给出了本发明的混频器的实验原型电路对3次谐波的抑制效果;左图为一阶混频产物,测试条件为:输入频率302MHz,功率-20dBm,本振频率300MHz下输出频谱图,从图中可以发现,其输出幅度为-15.8dBm。右图为三阶混频产物,测试条件为:输入频率902MHz,功率-20dBm,本振频率300MHz下的输出频谱,从图中可以看出,其输出幅度为-48dBm,该测试结果说明:使用本发明所述的电路结构和方法,可以实现32dB的三阶谐波抑制比。以上所述仅是本发明的优选实施方式,应当指出:对于本技术领域的普通技术人员来说,在不脱离本发明原理的前提下,还可以做出若干改进和润饰,这些改进和润饰也应视为本发明的保护范围。